106年第1學期-1177 硬體描述語言設計與模擬 課程資訊
評分方式
| 評分項目 | 配分比例 | 說明 |
|---|---|---|
| Homework | 30 | |
| Midterm exams | 30 | |
| Final exam | 25 | |
| Attendance and participation | 15 |
選課分析
本課程名額為 70人，已有24 人選讀，尚餘名額46人。
本課程可網路登記，目前已登記人數為 1 人，選上機率為99.9%
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教育目標
1. Understanding advanced Verilog HDL.
2. Use Verilog HDL to design and simulate digital systems.
課程概述
This course is an extension of Digital Systems. A logical progression of Verilog HDL-based topics will be introduced.
課程資訊
基本資料
選修課，學分數：3-0
上課時間：三/10,11,12[C108]
修課班級：資工系資電組3,4
修課年級：年級以上
選課備註：限資電組重修同學
教師與教學助理
授課教師：廖啟賢
大班TA或教學助理：尚無資料
Office HourTue.: 8:10-9:00
Wed.: 8:10-9:00
Thu.: 9:10-10:00
Fri.: 9:10-10:00
at ST417.
授課大綱
授課大綱：開啟授課大綱(授課計畫表)
(開在新視窗)
參考書目
1. Verilog HDL, 2nd ed, Samir Palnitkar, SunSoft Press, 2003.
2. Digital Design, 5th ed. by M. Mano Prentice-Hall.
3. Advanced Digital Design with the Verilog HDL, 2nd ed, Michael D. Ciletti, Peasrson, 2010.
開課紀錄
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